当前全球AI芯片竞争日趋激烈，先进工艺与封装技术成为决定芯片性能的关键因素。英特尔此次展示的AI芯片测试载具，并非面向市场的最终产品，而是用于验证制造工艺和设计方案可行性的工程样机。这个做法业界较为常见，类似于汽车厂商发布的概念车或测试车型。 从工艺层面看，该测试载具的核心逻辑计算单元采用英特尔最先进的18A工艺制程。其中集成的RibbonFET全环绕栅极晶体管技术，通过改进晶体管结构提升了电流驱动能力和能效表现。PowerVia背面供电技术则将电源分配网络转移至芯片背面，减少了前端金属层的占用，为逻辑电路留出更多空间，继续提升了集成度。 在芯片互连上，英特尔采用EMIB-T 2.5D嵌入式桥接技术。通过桥接器内部集成硅通孔（TSV），实现了电力和信号的横向与纵向传输，最大化了互连密度。该设计支持高达32GT/s的UCIe接口标准，为多芯粒间的高速通信奠定基础。 在芯片堆叠上，英特尔将采用Foveros 3D封装技术体系，包括Foveros 2.5D、Foveros-R和Foveros Direct 3D等多种方案，实现芯粒的垂直堆叠。底层的18A-PT基础芯片可充当大容量缓存或处理额外任务，提升整体系统效能。 供电设计是该方案的创新亮点。英特尔集成了"Semi"集成电压调节器（IVR），并采用嵌入式同轴磁性电感器和多层电容网络等创新技术。与台积电CoWoS-L方案将电压调节器置于中介层不同，英特尔将其置于每个堆栈及封装下方。这种设计充分考虑了生成式AI负载的特点——AI计算过程中会产生剧烈的瞬时电流波动。通过就近供电，英特尔能够在不损失电压余量的情况下，为芯片提供清洁、稳定的电力，确保系统在高负载状态下的稳定运行。 从技术指标看，该测试载具的系统级封装集成了4个大型逻辑计算单元、12个HBM4级别的内存堆栈以及2个I/O单元，拥有8倍光罩尺寸。相比上月展示的"16逻辑单元+24内存堆栈"的概念模型，本次方案更加务实，代表了英特尔当前已具备的实际量产制造能力，而非纸面设计。 这一进展对英特尔代工业务意义重大。作为全球芯片制造的重要参与者，英特尔正在通过先进工艺和封装技术的突破，争夺AI芯片代工市场的份额。该测试载具的成功展示，表明英特尔在18A工艺、3D封装、供电管理等多个技术领域已取得实质性进展，为后续商业化产品的推出奠定了基础。
算力竞赛的重心正从晶体管微缩转向系统级整合；谁能将制程、封装、互连和供电技术转化为可量产的工程体系，谁就能在AI基础设施竞争中占据优势。测试载具的价值在于将技术承诺放入实际制造流程进行验证，这也标志着先进制造竞争进入更深层次。