问题：算力基础设施“带宽饥渴”倒逼互连再升级 随着大模型训练、推理以及各类数据密集型业务数据中心加速部署，GPU/加速器、CPU、存储与网络之间的数据传输，正在成为影响系统性能的关键环节。作为服务器与外设互连的重要通道之一，PCI Express在过去二十年大体遵循“每代每通道带宽翻倍、同时保持兼容”的演进节奏。面向更高吞吐与更低时延的需求，业界对PCIe Gen8寄予期待，其目标速率指向每通道256GT/s。但带宽跃升并非单纯提升码率就能实现，信号完整性与工程落地能力正成为核心约束。 原因：频段上移叠加PAM4，对通道与材料提出更苛刻要求 从编码方式看，PAM4已在PCIe Gen6引入，用于提升单位带宽的信息承载能力。与长期采用的NRZ相比，PAM4在相同符号率下可传输更多信息，但对噪声、抖动与线性度更敏感，也使链路损耗预算与均衡设计的要求明显提高。进入Gen8后，奈奎斯特频率将提升至64GHz，验证目标频段深入延展至96GHz，高频损耗、介质损耗、表皮效应，以及连接器与封装结构带来的寄生参数都会被放大。此外，行业仍希望在既有机械尺寸框架内保持向后兼容，导致在有限空间内同时实现阻抗可控、串扰可抑和低插入损耗的难度显著增加。已有研究指出，Gen7阶段连接器与封装尺寸的可优化空间已接近极限，Gen8的挑战将更突出。 影响：互连瓶颈将牵动整机性能与产业链成本结构 在服务器与加速计算平台中，互连链路质量会直接影响有效带宽、误码率、功耗与系统可用性。如果高频段插入损耗难以保持足够的线性与平坦，系统往往需要通过更强的均衡、重定时器等手段来补偿，从而带来额外功耗、时延与成本，并可能压缩板级与机箱内部的可达距离，影响整机布局与密度。另一上，通道预算的变化也反映出行业对链路质量的重新权衡：从Gen5向更高速代际过渡时，受PAM4引入影响预算一度收紧；随着系统设计与器件能力提升，部分代际又出现回调。面向Gen8，要更高频段保持可观传输距离，材料与连接器性能的提升将更关键，产业链在低损耗层压板、连接器与封装工艺上的投入预计将加快。 对策：从“细节工程”入手，打通64—96GHz有效工作窗口 业内测试与工程实践显示，提升高频表现需要从通道的每个细节入手：一是缩短信号焊盘长度并优化焊盘几何形状，减少不连续带来的反射与损耗；二是优化连接器内部结构，降低弹簧触头残桩等不利因素，减轻高频寄生效应；三是加快采用低介电常数、低损耗因子材料，降低介质损耗并改善高频平坦度；四是推动连接器、PCB与封装的协同设计，在系统层面统筹阻抗控制、串扰隔离与插入损耗曲线，使时延一致性与眼图裕量更可控。总体而言，单项优化通常带来有限改善，而组合方案更有机会将插入损耗的线性表现扩展至64—96GHz关键频段，为Gen8速率目标提供更清晰的工程路径。 前景：标准演进或触及外形边界，协同创新成破局关键 展望未来，PCIe Gen8在冲刺256GT/s的同时，需要在机械尺寸、材料能力与电气调谐之间做更精细的取舍。随着设计余量持续收紧，行业不排除在部分应用场景中引入新的外形规格或更严格的互连约束，以换取可验证的链路质量与可规模量产的实现方式。对数据中心而言，更高速的互连将为加速器扩展、存储访问与资源池化提供更大空间，但其落地节奏仍取决于材料、连接器、封装以及测试验证体系的同步成熟。可以预见，围绕超低损耗材料、连接器结构创新与系统级协同设计的投入，将成为下一阶段的重要竞争点。
互连标准的每一次升级，既考验工程能力，也检验产业协同效率。PCIe Gen8把目标推向更高频、更小余量与更复杂的系统协同，意味着“材料—结构—设计—验证”的全链路升级将成为绕不开的任务。在兼顾兼容性、可靠性与规模化成本的前提下，谁能更早跨过高频工程门槛，谁就更可能在新一轮算力基础设施升级中抢占先机。