【问题】 随着半导体工艺进入纳米级，晶体管尺寸已缩小到约15—18个原子宽。此时哪怕单个原子出现位置偏差，也可能引发性能下降。传统检测手段难以准确识别这类“鼠咬”式微观缺陷，成为提升芯片良率的一大瓶颈。 【原因】 研究团队负责人、康奈尔大学戴维·穆勒教授表示，现代三维堆叠晶体管的结构复杂度远高于早期平面设计，器件内部如氧化铪等材料的原子排布会直接影响电子迁移效率。受限于以往的观测能力，研究人员多依赖电性能测试来间接判断缺陷，难以获得原子尺度的直接成像证据。 【技术突破】 项目采用电子叠层成像技术，并结合团队自主研发的电子显微镜像素阵列探测器（EMPAD）。研究人员通过捕捉电子散射图样的细微变化，实现0.39埃（约为原子直径的四分之一）的分辨率。与传统方法相比，分辨率提升约两个数量级，可在原子尺度上更清晰地呈现材料与界面细节。 【产业影响】 1. 研发加速：台积电等合作企业可更直接地观察工艺缺陷，缩短新型芯片开发周期 2. 质量提升：更精准定位材料界面异常，为原子层沉积等关键工艺优化提供依据 3. 成本控制：减少试错性流片次数，预计可将高端芯片研发成本降低20%以上 【应用前景】 该技术已适配7nm及以下制程节点，未来有望扩展至量子计算芯片的检测。穆勒团队透露，正与全球五大半导体厂商推进技术转化合作，首批工业级检测设备预计在三年内投入使用。
芯片制造进入纳米尺度后，“每一个原子的位置”都可能影响器件性能与竞争力。康奈尔大学与台积电等机构的合作，不仅带来了原子级观测能力的提升，也为半导体制造提供了更可落地的检测工具与工艺优化路径。从基础研究走向产业应用的过程再次表明，科研突破与工程实践的紧密衔接，是推动技术迭代的关键。随着该成像技术逐步推广，芯片制造的精度与可靠性有望继续提高，为人工智能、量子计算等前沿方向提供更稳定的硬件基础。