围绕大模型训练、推理集群扩张带来的数据吞吐压力，业界正加速推进从“算力提升”向“算力+互联”协同演进。Marvell近日表示，将2月24日至26日举办的DesignCon 2026上，展示诸多面向未来高负载场景的高速互联技术，其中包括支持256 GT/s原始比特速率的PCIe 8.0 SerDes演示，并与TE Connectivity合作，采用其AdrenaLINE Catapult连接器完成现场互联展示。 问题：算力增长快，互联成为系统瓶颈 当前数据中心的瓶颈正在从单颗芯片计算能力，转向芯片间、板卡间以及机柜间的数据移动效率。随着加速器规模持续扩大，GPU/专用加速芯片与CPU、存储、网络之间的交换数据量呈指数级攀升。若互联带宽、时延与能耗控制跟不上，集群扩容将面临“算得出、传不动”的局面，进而拉高训练成本、延长任务周期。 原因：应用负载更“数据密集”，标准与工程实现同步承压 一上，大模型训练与推理对参数、梯度与激活数据的搬运频率更高，叠加多卡并行、流水并行等策略，使I/O需求从“够用”转向“越快越好”。另一方面，互联升级并非只取决于协议，还受限于信号完整性、连接器与线缆损耗、封装走线、散热与功耗等工程边界。PCIe 8.0目前仍处于规范草案制定阶段，预计2028年正式定稿，产业链需要在标准成熟前就提前完成材料、连接与验证能力储备，才能在后续规模化部署时降低导入风险与时间成本。 影响：带宽代际跃升或重塑服务器与加速系统架构选择 按公开信息，PCIe 8.0在×16通道配置下，双向带宽可达到1TB量级，目标面向AI/机器学习、高速网络及其他数据密集型工作负载。若此代际能力逐步落地，将对服务器内部互联、加速器扩展、存储与网络适配产生连锁效应：其一，可缓解多加速器系统中主机与设备间的数据交换压力；其二，有助于提升高端网络接口与存储设备在主机侧的吞吐上限；其三，也会对主板布线、连接器规格与线缆方案提出更高门槛，促使“协议升级”与“物理层升级”同步推进。 对策：从“演示”到“生态”，提前验证物理层与系统级协同 此次Marvell披露的演示采用TE Connectivity的AdrenaLINE Catapult连接器，体现出高速互联不再是单一芯片能力竞赛，而是芯片厂商、连接器与线缆供应商、系统厂商共同完成的链条式工程。除PCIe 8.0 SerDes外，Marvell还计划在展会上展示40GB HBM D2D接口、基于共封装铜互联的224G LR SerDes，以及200G/lane ACC线材、PCIe 6.0 AEC线材、1.6T AEC线材等方案。上述技术方向指向两类关键思路：一是通过更紧凑、更高效的芯片到芯片互联与封装协同降低能耗；二是通过线缆与连接器体系升级，延伸高速信号可达距离与部署灵活性，为机箱内与机柜间互联预留空间。 前景：标准演进窗口期将决定下一轮产业话语权与落地节奏 从PCIe 6.0到PCIe 8.0的演进，既是带宽翻倍的技术路线，也是数据中心向“更高密度、更低时延、更可扩展”架构迁移的缩影。考虑到规范仍在草案阶段，短期内更现实的价值在于：通过早期演示与互操作验证，提前识别高频信号在连接器、线缆、板级走线与散热功耗上的约束，推动生态伙伴形成可复制的设计与测试方法。中长期看，随着标准定稿与规模化量产条件成熟，PCIe 8.0有望与更高带宽内存、下一代网络以及多样化芯片互联方案共同构成新一代算力平台底座，但其普及节奏仍将取决于成本、能耗、系统复杂度以及产业链成熟度的综合平衡。
PCIe 8.0的推出和展示，标志着芯片产业正在为AI时代的到来进行基础设施升级。从技术演进的角度看，这是一个必然的过程；从产业竞争的角度看，这反映了全球科技企业对未来发展方向的深刻理解。随着这项技术的逐步成熟和商用推广，高速互联将不再成为AI应用的瓶颈，为人工智能的大规模部署和创新应用创造更广阔的空间。